數位 ICS

實驗室通常可以遠端工作，時間相對彈性，不過壓力大小主要取決於研究處在哪個階段。晶片研究的流程大致是：

- 想題目：先閱讀大量論文、構思自己的研究題目。最困難的地方在於要思考如何在硬體架構上有所突破（例如設計出更快或更省電的電路架構）

- 撰寫 RTL：題目確定後，用硬體描述語言把電路邏輯寫成程式碼

- 模擬與驗證：在電腦上模擬電路行為，確認功能正確

- 合成 → 佈局繞線：把 RTL 轉換成實際的邏輯閘，再把這些閘排到晶片上、接上連線

- 下線前驗證：設計送交製造前，需確認 DRC／LVS 等檢查全數通過，這通常是最花時間的階段，實驗室學長常在這個時期熬夜

白話補充：RTL 可以想成晶片的「設計稿程式碼」，是描述電路邏輯的文字；「合成」是把它變成真正的電路，「佈局繞線」則是決定這些電路在晶片上怎麼排列、怎麼接線。詳見文末名詞小辭典。

這部分其實因人而異。到了碩士班之後比較不需要在意成績，多數人會把時間專注在研究、實驗室計畫或實習上；研究計畫通常不會跟別人競爭，所以整體壓力比大學部小、時間也比較自由。

不過近年數位 ICS 組的頂級會議／期刊競爭越來越激烈、投稿量也越來越多，常會遇到「研究做到一半，發現別人已經發表了類似的研究」，這種時候就必須花更多時間思考如何突破，所以也不算完全輕鬆。

其他組別的情況我不太確定，但數位 ICS 組內部的差異就很大：有些老師要求研究生下線（把設計送去晶圓廠實際製造晶片），有些老師只要用 FPGA（可重複燒錄、不用送製造就能測試的開發用晶片）驗證即可，兩者的辛苦程度差蠻多的。

最令人崩潰的時刻是做 APR（自動佈局與繞線） 的時候。這個階段通常會遇到很多問題：每做完一個步驟，程式可能就要跑好幾個小時，跑完若出現錯誤就得回頭檢查，有時甚至不知道問題出在哪裡，只能一步步排查，非常折磨人。

白話補充：APR 就是前面提過的「佈局繞線」，把邏輯閘排到晶片上並接好連線，是設計流程中相當繁瑣的一步。

最花時間的是前期的架構設計與驗證，因為這個階段有最多可以優化的空間，通常會花很多時間反覆調整。後續流程（撰寫 RTL → 模擬驗證 → 佈局繞線）雖然步驟比較固定，但也會花不少時間。

碩班生不是每個人都設計晶片，有些人做晶片設計，也有人做 FPGA 設計。大部分研究都希望能在硬體架構上有所突破，目前最熱門的是 AI 加速晶片：先理解演算法，再在硬體上做優化，達到更快的運算速度或更低的功耗。此外，通訊、生醫、影像處理等相關晶片也有人研究——只要是能在 PPA（功耗、效能與面積，Power, Performance & Area）等指標上有所突破的晶片，都會有人投入。

如果大學部時期就做過專題、且提前修過部分碩士班課程，碩士班大約兩年就能畢業；如果沒有這些基礎，大概就需要三年。

因為我個人對「系統」和「晶片」比較有興趣。數位 ICS 的應用很廣，像是 AI、通訊、影像處理等，讓我在設計晶片的同時也能接觸不同領域的知識；而且數位設計位在硬體與軟體的交界面，對軟硬體都有興趣的人來說特別有趣。

其實我從來沒有過「就是你了」這種頓悟時刻，即使到了碩士班，也會因為研究的壓力常常懷疑自己當初是不是選錯組。雖然沒有那麼戲劇化，但這個組的研究方向和應用領域確實是我想要的，所以就一路堅持下來了。

其實我自己的主要興趣在訊號處理跟相關的數學理論上，但因為想發揮在台灣唸書的優勢所以最後決定選了半導體領域最有機會碰到訊號處理的數位ICS組。

可以先修看看數位電路相關的課程，如果對這些課有興趣，也喜歡硬體架構與晶片設計，應該就蠻適合這個組。相反的，如果你覺得寫 RTL、追求更好的效能表現（例如更快的時脈、更小的面積）很煩躁，或是對數位電路課程提不起興趣，可能就不太適合。

撰寫 RTL 需要一定的程式能力，但 RTL 和一般程式語言不太一樣——RTL 是在描述電路，而不是寫程式邏輯。所以只要對電路的運作原理有基本理解，即使軟體能力不算頂尖，也能做得不錯。最重要的是對硬體架構和晶片設計有興趣，並且願意投入時間學習研究。

差別主要在訊號的表示方式：類比是連續的訊號（例如聲波），數位是離散的訊號（例如 0 與 1）。類比電路設計需要考慮更多的物理特性，如電壓、電流、雜訊等，設計較複雜且對製程變異（晶圓製造時產生的微小差異）比較敏感；數位電路設計則主要關注邏輯功能與時序，基本上仰賴電腦輔助設計工具（EDA）進行合成與佈局繞線。目前數位電路的應用範圍很廣，但類比電路在感測器、射頻電路、電源管理等領域仍然不可或缺。

雖然能自動生成 HDL 的 AI 工具發展很快，但目前的合成與佈局繞線流程中，仍有很多部分需要設計者親自判斷與調整；而且這些流程工具多數需要付費授權（license），AI 對這些指令與流程相對不熟悉，使用上也有限制，短時間內不太需要擔心被完全取代。

- 類比工作機會較少，但需求穩定：類比職缺確實比數位少一些，但在高頻、高精度、低功耗等應用中仍然不可或缺

- 類比更依賴實務經驗：類比設計常需要靠經驗與直覺去摸索問題所在，比起數位設計確實需要更多的實務經驗

這個比例大致正確，數位設計的需求量確實遠大於類比。但類比設計在射頻、感測器、電源管理等特定領域仍有很高的需求，在這些領域中類比工程師是非常關鍵的角色。所以類比設計的前景並不一定比數位差，只是市場需求不同而已。

台大碩士班需要修滿 24 學分。如果沒有申請預研生資格，通常會在碩一把課修完，碩二之後專注研究。不過每個人的安排不同，有人會把課分散修，也有人會一邊修課一邊開始研究，端看個人研究進度與時間規劃。

白話補充：「預研生」是指已推甄錄取台大電子所的學生，可在大學部期間先修研究所課程，之後這些學分可用來抵免研究所的多數學分。

通常取決於實驗室老師開的課，只要修過那門課，碩一或碩二都有機會擔任助教（TA）。我建議把當 TA 的時間成本當成一學分的課來看待就好，因為工作量通常不大，而且一門課通常有多位 TA 分擔，不會太辛苦。

大學部同學如果有興趣，建議先修積體電路設計、數位系統設計、數位電路實驗等課程當「敲門磚」，測試自己對這個領域有沒有興趣。CVSD、ACVSD 的內容大致涵蓋了這些課，所以如果你已經確定要深入這個領域，可以直接修；如果還在觀望，這些課程的內容重複度其實蠻高的，不見得要把所有大學部數位相關課程都修完，才去修 CVSD 和 ACVSD。

白話補充：CVSD 是碩士班課程「電腦輔助積體電路系統設計」，通常是數位 ICS 組的必修課，ACVSD 則是它的進階課程。

有，大部分同學在大三時就會加入專題了。

有些老師在收學生前會要求具備基本的 Verilog 能力，所以建議大二下或大三上就先修一些數位相關課程，這樣大三加入專題後，研究會進行得比較順利。也有人會同時選兩個專題。整體來說，多數人選了專題之後就不太會再改領域，因為大三已經開始接觸研究了；但如果真的想換，當然還是可以，只是可能需要在碩士班重新累積基礎。

白話補充：Verilog 是描述數位電路的主流硬體描述語言，也就是前面提到撰寫 RTL 所用的語言。

可以到台大電子所的網站查看各實驗室老師的招生要求，不過大致上就是以 GPA（在校成績）為主。

要推甄數位 ICS 組的話，歷年系排（在校成績排名）大約需要在前 20% 左右。

專題通常是大三進行的，目的是讓同學提早接觸研究，了解研究的流程與方法，並累積基礎知識與技能；加入實驗室則是進入碩士班之後的事，讓你能更深入投入研究，也有機會參與更多研究計畫與發表論文。

通常會先透過 email 或面談向教授表達興趣。信件內容可以包含：

- 簡單介紹自己的背景、學經歷、研究興趣

- 說明為什麼對該實驗室的研究方向感興趣

- 表達希望能加入實驗室進行研究的意願

- 附上履歷或相關作品集，讓教授更了解你的能力

建議先瀏覽實驗室網站，了解老師的研究方向與近期成果，信中才能更具體地說明你的興趣與動機。也可以參考系上學術部辦的專題說明會網站，查看不同老師對專題的要求與說明，幫助你鎖定目標實驗室。

以數位 ICS 組來說，通常需要基本的 Verilog 能力。不過就算不會，利用大三上的時間修課學習也還來得及。